Le nanométrique impose une évolution des méthodologies de conception

Munich ­ Avec les technologies 65 nm et moins, il n'est plus envisageable de faire l'impasse sur une seule des étapes du flot de conception d'un système sur une puce, quelle que soit cette étape. Depuis l'apparition des premiers circuits en technologie 90 nm, concepteurs et fournisseurs d'outils de CAO sont confrontés à de nouvelles difficultés, des problèmes qui n'avaient jusque-là qu'un impact négligeable. On peut citer, par exemple, l'intégrité du signal, les pertes de puissance ou les limitations au niveau des jeux de masques. Parallèlement, avec la prolifération des équipements électroniques nomades aux multiples fonctionnalités, les systèmes sur une puce sont de plus en plus complexes et associent matériel et logiciel, imposant, au niveau de leur conception, des niveaux d'abstraction plus élevés, et d'être en mesure d'explorer et d'optimiser le plus tôt possible les architectures. Si on ajoute à tout cela de nouveaux standards et langages de conception, des techniques de vérification chamboulant les méthodologies traditionnelles (assertions, couverture…), « l'environnement d'une conception ressemble à un véritable chaos », constate Garry Hughes, vice-président du groupe Systems and Technology pour les solutions de circuits intégrés et de fonderie chez IBM.

Il faut donc trouver des réponses permettant de gérer ce chaos car, dans le cas contraire, l'écart entre ce qu'il est possible techniquement de fabriquer et ce que permettent les outils de conception continuera à se creuser. « Cet écart est déjà relativement important. Le nombre de portes concevables atteint 55 millions, alors qu'il est possible de réaliser des circuits avec près de 250 millions de portes avec les technologies existant en 2005-2006 », rappelle John MacDermott, directeur du développement commercial chez CoWare, en se référant à une étude de Gartner Dataquest. Une autre raison doit pousser les industriels à faire évoluer leurs méthodologies de conception. Il s'agit de la réduction du coût par transistor grâce, notamment, à la diminution de la taille des puces. « Le véritable coût par transistor, pris en compte sur les six premiers mois de production, n'est pas aussi bas que celui calculé à long terme. Les industriels doivent faire en sorte de réduire cet écart afin d'atteindre des bénéfices plus en adéquation avec les prévisions et plus importants », explique Jeong-Taek Kong, vice-président de la CAO au sein de l'activité semiconducteurs de Samsung Electronics.

De tels outils ne peuvent bien fonctionner sans un modèle de données associé à une base de données commune. Pour Aprio Technologies, il s'agit d'un modèle et d'une base de données propriétaires, mais l'organisation Silicon Integration Initiative (Si2), qui est en charge d'OpenAccess, compte sur la Design-to-Manufacturing Coalition (DTMC) pour faire avancer les choses. « Il s'agit en fait d'étendre OpenAccess et le concept de modèle de données unique (UDM) à la fabrication. Une meilleure communication de l'ensemble des informations (conception, masques et process) assurera la réduction du coût des masques et l'amélioration du rendement », indique Steven Schulz, président et CEO de Si2.

Mais pourquoi s'arrêter aux relations entre conception et fabrication, alors qu'il existe encore une étape après, à savoir le test ? C'est ce que se sont dit des fournisseurs d'outils de CAO tels que les Américains Synopsys et Cadence Design Systems, ainsi que le Français Defacto Technologies. Synopsys a en effet profité de la manifestation DATE pour introduire DFT Compiler MAX, une version de DFT Compiler complétée de la compression des données de test (nous y reviendrons dans un prochain numéro). « Grâce à la technologie Adaptive Scan, développée spécialement pour cette version, DFT Compiler MAX assure un taux de compression entre 10 et 50, sans impact sur le séquencement », explique Fabienne Desbouvries, responsable du marketing pour les produits d'automatisation du test chez Synopsys. De son côté, Cadence Design Systems a présenté sur son stand Encounter Test Architect. « C'est le premier outil sur le marché reposant sur une méthodologie de test “ unifiée ” pour l'ensemble d'un circuit et intégrant un seul compilateur pour le scan, le BIST [built-in self test], le boundary scan, le test des entrées/sorties et la génération d'horloge », résume David Stannard, directeur du marketing pour l'activité DFT chez Cadence Design Systems. A noter que l'Américain Magma Design Automation ne sera pas en reste, dans le domaine du DFT, et plus généralement pour l'ensemble de ses outils d'implémentation et d'analyses. « Nous allons introduire d'ici à quelques mois toute une suite d'outils, nouvelles versions ou nouveaux produits, reposant sur la technologie statistique ­et non plus statique­ connue seulement sous le nom de code Cobra », annonce Rajeev Madhavan, CEO de Magma Design Automation. En ce qui concerne la jeune pousse française Defacto Technologies, basée à Valence (Drôme), elle a fait ses premiers pas officiels à l'occasion de DATE avec des outils d'insertion de scan et de BIST, avant la synthèse, au niveau d'abstraction RTL et non plus à celui des portes. Cette méthodologie permet, selon la société, de réduire de 90 % le temps d'implémentation du test. Le besoin de “ gérer le chaos de l'environnement d'une conception ” n'est pas l'apanage de ce côté-ci d'un flot de conception. Au niveau système^(*) (Electronic System Level, ou ESL), industriels et fournisseurs d'outils veulent être en mesure de prendre en compte le plus tôt possible certains aspects physiques. A l'instar de la consommation, puisque les applications nomades imposent des contraintes drastiques en termes d'alimentation. « Avec des flots centrés sur la puissance, ou power-aware, dès le niveau système, l'analyse de la consommation avec une exécution RTL ne prendra que quelques secondes au lieu de plusieurs jours », affirme Vic Kulkarni, président et CEO de Sequence Design.

(*) Le secteur de la conception au niveau système est l'un des plus actifs avec un nombre important de sociétés présentes, comme les Américains Novas Software, et sa solution de débogage nESL, Vast Technologies et Calypto (voir notre numéro du 3 février), les Français Prosilog et CoFluent Design (voir notre numéro du 10 mars), les Britanniques Celoxica, SpiraTech et Ignios (voir notre numéro du 2 décembre 2004).