La jeune pousse américaine Calypto Design Systems, éditeur du vérificateur d'équivalence séquentiel logique SLEC entre l'implémentation et les spécifications système, vient d'introduire PowerPro Clock Gating (CG). Ce dernier, qui vient en complément des outils de synthèse et de placement, analyse, dans un premier temps, le comportement séquentiel d'une conception RTL synthétisable sur de nombreux cycles d'horloge. PowerPro CG identifie ensuite les zones dans lesquelles l'utilisateur peut implanter une technique "clock gating" pour réduire la consommation dynamique, puis génère la logique correspondante. Il serait possible de réduire de 60 % au maximum la consommation d'un circuit intégré sans conséquence sur la surface, sa fonctionnalité ou ses performances, affirme la société.