Les Américains Cadence Design Systems et Mentor Graphics, respectivement numéro un et trois mondiaux dans le domaine des outils de CAO électronique, viennent de s'associer pour promouvoir une approche commune et en code source libre de vérification en SystemVerilog. Baptisée Open Verification Methodology ou OVM, cette approche englobe les méthodologies Universal Reuse Methodology (uRM; Cadence Design Systems) et Advanced Verification Methodology (AVM; Mentor Graphics), complétées par des spécifications supplémentaires. En plus d'une portabilité des fichiers et de l'interopérabilité entre n'importe quel simulateur supportant le standard IEEE 1800 (SystemVerilog), l'objectif premier des deux sociétés est de réduire la complexité liée à l'adoption du SystemVerilog en intégrant les pratiques de vérification au sein même de la méthodologie et des bibliothèques. Une version préliminaire de la bibliothèque de classe OVM sera disponible d'ici à la fin du mois de septembre et un lancement est prévu pour la fin de l'année 2007.

AVM de Mentor Graphics : http://www.electronique.biz/article/320649.html