L'interconnexion 3D, entre innovation et rationalisme

3D-IC (circuits intégrés 3D), 3D-SoC (systèmes sur puce 3D), ou 3D-SiP (modules multipuces 3D) : l'intégration des fonctions électroniques en trois dimensions est envisagée à tous les niveaux de la fabrication des composants. Qu'on empile des transistors, des tranches de silicium, ou des puces, nues ou en boîtiers, l'interconnexion 3D a en effet toujours le même intérêt : miniaturiser les systèmes, réduire les longueurs d'interconnexion, et ainsi minimiser les temps de réponses, les effets parasites (inductance, capacité) et les pertes d'énergie de ces systèmes. Selon IBM, qui développe déjà des technologies d'intégration en trois dimensions des transistors dans les tranches (3D-IC), la moitié de l'énergie consommée par les circuits intégrés, notamment, serait dissipée par leurs pistes conductrices⁽¹⁾ ! C'est dire l'enjeu que représente le développement de technologies permettant de réduire ces pertes. Patience toutefois, car si les 3D-SiP existent déjà, les circuits intégrés en trois dimensions n'en sont qu'au stade du laboratoire. Et la fabrication de 3D-SoC par empilage de tranches de semiconducteurs non découpées reste de même en phase de développement. Toutefois, l'avènement à moyen terme de ces derniers composants semble nettement plus probable. Selon l'Imec, sa technologie d'interconnexion permettant l'empilage de tranches ou de puces sur tranches pourrait en effet passer en production d'ici deux ans seulement ; des discussions seraient en cours concernant son transfert à l'industrie.

Les adeptes du chip-on-chip l'ont d'ailleurs bien compris : Amkor, ChipPac, Tessera et STMicroelectronics⁽⁵⁾ ont tous récemment présenté leur offre en empilage de BGA. Dans ce cas, les puces ne sont pas directement empilées, mais d'abord reportées sur des substrats pour être testées avant l'empilage. Ces substrats, qui peuvent être dotés d'une cavité pour réduire l'épaisseur des modules, sont ensuite empilés au moyen de billes d'interconnexion situées en périphérie des puces. Enfin, Irvine Sensors a confirmé à San Francisco cette tendance au package in package en présentant une technologie, qui plus est, très intéressante en termes de compacité : plutôt que d'empiler directement des puces nues, le spécialiste américain du “ Bus Metal ”⁽⁶⁾ propose désormais d'empiler également des boîtiers standards, mais préalablement sectionnés en périphérie et amincis en surface (par polissage). Des TSOP et des BGA ont ainsi déjà été amincis à 0,5 mm, et Irvine Sensors prévoit d'amincir encore les BGA, jusqu'à une épaisseur de 0,2 mm seulement.

(1) Selon IBM, la longueur totale des pistes d'interconnexion d'un Asic complexe se chiffre aujourd'hui à quelque 10 km/cm² et pourrait atteindre 30 km/cm² en 2016.
(2) Le thème de “ l'intégration hétérogène ” (empilage puce sur puce, puces sur tranche, et tranche sur tranche) a également été l'objet de l'exposé de Jean-Pierre Joly, du Léti, lors de la session 3D (réseau Netpack du 5^e PCRD) du forum Interconex 2004, organisé les 4 et 5 mai derniers à Versailles par l'Imaps France (voir notre numéro du 13 mai).
(3) Les puces “ commerciales ” sont partiellement testées au niveau de la tranche, puis testées à 100 % seulement après encapsulation.
(4) Ce type d'empilage de puces représente de l'ordre de 95 % de la production mondiale de boîtiers multipuces 3D.
(5) Les solutions d'interconnexion 3D proposées par STMicroelectronics ont fait l'objet d'une présentation lors de session 3D d'Interconex 2004.
(6) Utilisée également par le Français 3D Plus, cette technique consiste à interconnecter les différents niveaux du module au moyen de pistes conductrices déposées en surface du module. Dans le cas des “ cubes ” de 3D Plus, ces pistes interconnectent des substrats équipés de composants et enrobés de résine. Testés individuellement avant empilage pour assurer un rendement optimal, ces substrats peuvent accueillir tous types de composants, indifféremment sous forme de puces nues ou de boîtiers.