L'américain Synopsys, fournisseur d'outils pour la synthèse des FPGA et la vérification des circuits intégrés, vient de donner son manuel de méthodologie de vérification (VMM) pour le langage SystemVerilog au consortium Accellera, qui est en charge de la promotion de standards de langage pour la conception électronique. Le sous-comité technique pour les blocs d'IP de vérification (VIP), que l'organisation a mis en place au début du mois, aura accès à l'ensemble des éléments pour l'implémentation de la méthodologie, à savoir les bibliothèques de standards et de macros, ainsi que les applications VMM (couche d'abstraction des registres, composition d'un environnement réutilisable, gestion de l'allocation mémoire, couche d'abstraction matérielle, etc.).