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Divers > ElectroniqueS n°29

Infrastructure De Conception De Circuits Intégrés 3d

Rédigé par  dimanche, 01 juillet 2012 00:00
Infrastructure De Conception De Circuits Intégrés 3d

L'éditeur Cadence et le fondeur TSMC travaillent ensemble pour développer une infrastructure de conception adaptée au procédé CoWoS (Chip-on-Wafer-on-Substrate) du fondeur qui associe plusieurs puces.

• co-développement, analyse et vérification des puces et des substrats de silicium hétérogènes

• travail commun des équipes pour créer et intégrer les caractéristiques permettant la prise en charge de ce nouveau type de conception

• sortie de la puce test du premier coWos

Réf. Edit. Rens. suite de conception pour le procédé Cowos de TsmC Cadence www.cadence.com

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